原理#

Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路。 Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流。 Latch-up发生的条件：

1. 当两个BJT都导通，在VDD和GND之间产生低阻抗通路;
2. 两个晶体管反馈回路（feedback loop）增益的乘积大于1（ $\beta_1 \times \beta_2 \geq 1$ ）。

   

   如图所示，在实际的CMOS器件中，P（PMOS的Source/Drain）-N(PMOS的N well)---P(P sub); N(PMOS的N well)---P(P sub)---N(NMOS的Source/Drain )形成两个BJT。

QPNP为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的电流增益$\beta_1$可达数百倍；

QNPN是一侧面式的NPN BJT，基极为P substrate，基极到集电极(collector)的电流增益$\beta_2$可达数十倍；

Rwell是nwell的寄生电阻，其值可以到20kΩ；Rsub是substrate电阻，其值从数百到几欧姆。

QPNP和QNPN形成npnp结构，构成可控硅（Silicon-controlled rectifier: SCR）电路。

当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。

当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，此时BJT的发射结正偏，电流反馈到另一个BJT，最终的反馈回路引起的电流需要乘以增益$\beta_1 \times \beta_2$，此时为SCR的触发。从而使两个BJT因触发而导通，VDD至GND（VSS）间形成低抗通路，Latch up由此而产生。

如果（$\beta_1 \times \beta_2 \geq 1$ ）满足，两个BJT将会持续产生高饱和电流，甚至在没有触发条件的时候。